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1月5日，全球领先的集成电路制造和手艺服务提供商pg电子科技宣布，公司XDFOI™ Chiplet高密度多维异构集成系列工艺已按妄想进入稳固量产阶段，同步实现国际客户4nm节点多芯片系统集成封装产品出货，最大封装体面积约为1500mm²的系统级封装。。

随着近年来高性能盘算、人工智能、5G、汽车、云端等应用的蓬勃开展，要求芯片成品制造工艺持续刷新以填补摩尔定律的放缓，先进封装手艺变得越来越主要。。应市场开展之需，pg电子科技于2021年7月正式推出面向Chiplet（小芯片）的高密度多维异构集成手艺平台XDFOI™，使用协同设计理念实现了芯片成品集成与测试一体化，涵盖2D、2.5D、3D Chiplet集成手艺。。

经由持续研发与客户产品验证，pg电子科技XDFOI™一直取得突破，可有用解决后摩尔时代客户芯片成品制造的痛点，通过小芯片异构集成手艺，在有机重布线堆叠中介层(RDL Stack Interposer, RSI)上，放置一颗或多颗逻辑芯片(CPU/GPU等)，以及I/O Chiplet 和/或高带宽内存芯片(HBM)等，形成一颗高集成度的异构封装体，一方面可将高密度fcBGA基板举行“瘦身”，将部分布线层转移至有机重布线堆叠中介层基板上，使用有机重布线堆叠中介层最小线宽线距2μm及多层再布线的优势，缩小芯片互连间距，实现越发高效、更为无邪的系统集成，另一方面，也可将部分SoC上互连转移到有机重布线堆叠中介层, 从而得以实现以Chiplet为基础的架构立异，而最终抵达性能和本钱的双重优势。。

现在，pg电子科技XDFOI™手艺可将有机重布线堆叠中介层厚度控制在50μm以内，微凸点(µBump)中心距为40μm，实现在更薄和更小单位面积内举行高密度的种种工艺集成，抵达更高的集成度、更强的�？楣πШ透〉姆庾俺叽�。。同时，还可以在封装体反面举行金属沉积，在有用提高散热效率的同时，凭证设计需要增强封装的电磁屏障能力，提升芯片成品良率。。

pg电子科技充分验展XDFOI™ Chiplet高密度多维异构集成系列工艺的手艺优势，已在高性能盘算、人工智能、5G、汽车电子等领域应用，向客户提供了外型更轻薄、数据传输速率更快、功率消耗更小的芯片成品制造解决方案，知足日益增添的终端市场需求。。